Analisa Rangkaian Flip-Flop

Dalam Rangkaian logika, kita mengenal istilah flip-flop. Flip-Flop adalah suatu rangkaian logika yang mempunyai satu atau beberapa masukan ( input ) dan memiliki dua keluaran ( output ).

Berikut ini adaah hasil penganalisaan dari beberapa Flip-Flop :


1. Set-Reset Flip-Flop (S-R Flip-Flop) tanpa Clock




a. Pada saat S=0, R= 0, Nilai Q dan Q� sama yaitu 1. Kondisi ini adalah Don�t Care. Karena Q dan Q� merupakan komplemen satu sama lainnya, sehingga nilainya harus berbeda.

b. Pada saat S=0 dan R=1, dibutuhkan Q�=1. Oleh karena itu, berapapun nilai masukan Q, nilai Q� tetap 1. Maka kondisi ini di RESET.

c. Pada saat S=1 dan R=0, diperoleh nilai Q=1, sehingga masukan untuk gerbang NAND II adalah 1. Hal ini mengakibatkan nilai Q�=0. Sehingga kondisi ini di SET.

d. Pada saat S=1 dan R=1, nilai output Q dan Q� tergantung pada input Q dan Q� sebelumnya. Kondisi ini disebut NO CHANGE. Karena tidak ada perubahan nilai output.




2. Delay Flip-Flop ( D-Flip-Flop)




Karakteristik yang menonjol dari D Flip-Flop ini adalah nilai Input sama dengan nilai output.

Tetapi pada D Flip-flop ini dipengaruhi oleh Clock.

a. Jika Clock bernilai 0. Maka nilai Q untuk semua input sama dengan 0.

b. Jika Clock=1.

1. Jika D=0. Maka output Gerbang I =1. Sedangkan Output Gerbang II=0, Karena salah satu input gerbang IV = 0, Sehingga Q� = 1 dan Q = 0.

2. Saat D = 1. Output di gerbang I = 0, Sehingga Output Gerbang III = 1, dan Gerbang IV = 0. Sehingga, nilai Q = 1 dan Q� = 0.



3. JK Flip-Flop




A. JK Flip-Flop saat Preset=0 dan Clear=0.

Pada kondisi ini, PRESET dalam keadaan aktif. Sehingga apapun input yang diberikan pada J dan K tidak akan mempengaruhi nilai output dari JK ini. Dan keseluruhan nilai output =1.

Nb: Menggunakan JK Flip-Flop Aktif Low.

B. JK Flip-Flop saat Preset=1 dan Clear=0

Pada saat ini, Kondisi CLEAR dlam kondisi aktif. Sehingga apapun Input yang diberikan maka outputnya tidak akan terpengaruh yaitu sama dengan 0.( Sama seperti proses pengosongan memory)

Nb: Menggunakan JK Flip-Flop Aktif Low.

C. JK Flip-Flop saat Preset=0 dan Clear=1

Pada kondisi ini, PRESET dalam keadaan aktif. Sehingga apapun input yang diberikan pada J dan K tidak akan mempengaruhi nilai output dari JK ini. Dan keseluruhan nilai output =1.

Nb: Menggunakan JK Flip-Flop Aktif Low.

D. JK Flip-Flop saat Preset=1 dan Clear=1

Pada saat kondisi ini, keadaa Preset dan Clear sama-sama aktif (Stabil/ Seimbang).Input yang diberikan akan mempengaruhi nilai output.



Mungkin ini dulu yang bisa Qu posting, masih banyak penjelasan lainnya, mudah-mudahan bisa kita sambung� Kasi Masukan Ya�.

Posted in: Elektronika